Xilinx Vivado HLS基本開發(fā)流程｜基于Kintex-7、Zynq-7045_7100開發(fā)板

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FPGA的HLS案例開發(fā)｜基于Kintex-7、Zynq-7045_7100開發(fā)板

- v/ n; o! M6 n& J0 ]

! b, J* f  \7 D* O# L, W+ r前 言
& E7 }5 V% b8 n0 [
4 [( H6 Z- H- D本文基于創(chuàng)龍科技TLK7-EVM開發(fā)板，是一款基于Xilinx Kintex-7系列FPGA設(shè)計的高端評估板，由核心板和評估底板組成。核心板經(jīng)過專業(yè)的PCB layout和高低溫測試驗證，穩(wěn)定可靠，可滿足各種工業(yè)應(yīng)用環(huán)境。
評估板接口資源豐富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用戶快速進(jìn)行產(chǎn)品方案評估與技術(shù)預(yù)研。


+ K& R7 G- ?5 o2 y/ T# p

$ R$ m/ u" W9 `5 w9 A​

- N; W/ Z- g, N7 U! v
圖1  TLK7-EVM評估板
, S- q3 B' w- N' d
* W6 F- R7 p& B8 m5 Z$ b3 B
開發(fā)案例主要包括：
l CameraLink、SDI、HDMI、PAL視頻輸入/輸出案例
+ p( b8 u& z! {l 高速AD(AD9613)采集+高速DA(AD9706)輸出案例
$ t8 H! _; A) c4 el AD9361軟件無線電案例
l UDP(10G)光口通信案例
l UDP(1G)光口通信案例
* F7 Q: y; D7 e' Q2 K$ v- U( Z3 |, ]l Aurora光口通信案例
6 P% e% D; }- |# bl PCIe通信案例
l 案例源碼、產(chǎn)品資料（用戶手冊、核心板硬件資料、產(chǎn)品規(guī)格書）：site.tronlong.com/pfdownload
2 h' b. Q' ~, t4 j% y- W; H+ _# g
, u) E4 @5 a) T% w4 W


本文主要介紹HLS案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。
Xilinx Vivado HLS（High-Level Synthesis，高層次綜合）工具支持將C、C++等語言轉(zhuǎn)化成硬件描述語言，同時支持基于OpenCL等框架對Xilinx可編程邏輯器件進(jìn)行開發(fā)，可加速算法開發(fā)的進(jìn)程，縮短產(chǎn)品上市時間。

8 X! ]# e1 v  o7 R
* j/ a. }$ }1 z  r  P5 gHLS基本開發(fā)流程如下：
3 h' s" Y8 O9 f; j(1) HLS工程新建/工程導(dǎo)入
(2) 編譯與仿真
# J  r* o- ~. E8 r" o(3) 綜合
(4) IP核封裝
(5) IP核測試
, m) c1 Z: ?7 f1 d" I2 F8 Y! ]. x
% D/ @' T7 t) f9 O  ~
HLS案例位于產(chǎn)品資料“4-軟件資料\Demo\FPGA-HLS-demos\”目錄下，案例目錄詳細(xì)說明如下表。
7 x8 Q& T6 L7 Z5 J7 ]5 _

- d- w% `+ {: g# ^表1

hls_ip_demo	bin	IP核測試程序可執(zhí)行文件
	project	IP核測試程序Vivado工程
vivado_hls 7 O+ Y0 E# {4 ?/ L! B	ip_package + C$ ]& t; w) \2 M& l/ s	IP核 . Q" w$ c  O1 A$ p3 L( C) l# T) v
	poject % V' k: v( r: \( V0 `* l	solution1	仿真方案
		src 4 V7 o9 }, z5 g$ I0 x) @" i/ D3 L	HLS工程源碼
		test_bench 2 f. w9 h$ Z1 d: R; P	HLS工程仿真程序或測試文件 ) l1 G" N0 d/ y8 i$ b" N; H
		vivado_hls.app   E5 p' Y  k" e% Q/ }% P9 \* ^- {	HLS工程文件

HLS詳細(xì)開發(fā)說明可參考產(chǎn)品資料“6-開發(fā)參考資料\Xilinx官方參考文檔\”目錄下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。



! w& o6 ~( Y+ h! |& x
0 I, N9 S2 K$ ?  z HLS工程導(dǎo)入
8 K1 Y7 m/ Q4 l, s/ a* S/ r  F
+ `3 l$ k: X( `% k1 }7 O雙擊桌面如下圖標(biāo)打開Xilinx Vivado HLS 2017.4，并在彈出的界面中點擊“Open Project”選擇案例“vivado_hls\project\”目錄，然后點擊“確定”導(dǎo)入HLS工程。
. s: ]. i0 y- M' [2 q

8 k# |+ W* Y$ C$ K* `' T( P1 u​
# U( y- ~  b, u/ j圖2


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圖3
* C+ ^  A% ?' P2 Q( [& w

​
  A5 `# }1 h# x5 \/ C$ p5 r圖4
亦可新建HLS工程，并使用C/C++等語言進(jìn)行程序編寫。
6 e. \7 p2 m, u  u3 e. s

. c' r& c3 r6 ]. l  U/ w

- e* M' {2 _" _4 J+ Q& t3 e% K3 N) g$ m 綜合
6 f  K% K3 y/ m3 f
本小節(jié)演示將C/C++等程序綜合成為RTL設(shè)計，并生成綜合報告。
點擊界面右上角Synthesis返回至工程界面，然后點擊進(jìn)行綜合。
* I% F0 F0 X( S9 q
: U% X. x4 L/ S0 R$ X0 S
​
: g2 {# y( j3 O6 y  U圖8
+ u% ~0 G" J3 K1 c$ |) X+ R

​


圖9

) s5 [. f9 q! [* C' y  I# x
. E; e: Y" R1 L- X& v* C9 ]綜合完成后，報表文件將自動打開。

- B* }  [. T% u% R  y/ G
​
圖10
' b9 f& u7 u: D2 c' w: m

通過報表文件可查看本設(shè)計的時延、資源占用等信息。
) l& a5 k' c' ?" m6 r5 N+ h
# t6 W. n0 k3 b' I
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+ c) S- Y) m8 p% t& E
$ V# R) z. g; {  v( ?0 A. R
" l0 K* ~- ?; z/ W圖11
) K+ J5 G0 I8 |/ K

編譯和仿真C代碼
4 N) n0 M3 s. U4 X. @4 e" U9 l
仿真程序位于工程的test_bench目錄下，用于驗證src目錄下的HLS工程源碼。
, i6 F! \6 C; q  D+ K; ?0 N# o導(dǎo)入HLS工程后，點擊(Run C Simulation)進(jìn)行編譯與仿真。
8 A* u# R2 b5 u4 V# g- C' |) Y
# _9 r& G. @$ b, f: v2 l* J1 D3 y
, y1 I  J, a% @% h3 x2 \" w​
圖5

- F/ u1 g# k6 w$ p
彈出如下界面，勾選“Launch Debugger”，并點擊OK。
: |" o+ s, P! P. [) v
  S+ z& ^! Y3 R3 R2 F+ I) F" h* ^
4 [3 t1 i1 q$ n​
圖6
& R4 f7 Z& A& m" D$ o
! H) h7 Y4 u& }* [7 q5 H
編譯完成后即可全速或單步運行仿真代碼。
​
圖7
0 _# `3 x1 A$ y2 l  ]' p& u5 a
' B  @- R) Q% \  c5 h/ A" H- S8 e

7 i8 M' _! d( _0 @9 T IP核測試

0 C1 j/ D/ I, E1 x* p+ i進(jìn)入案例“hls_ip_demo\project\”的IP核測試程序Vivado工程目錄，雙擊.xpr文件打開工程，工程默認(rèn)已添加待測試的IP核。
$ x: l/ E, U% C

​


# F1 j3 g/ U" [% h, {圖17
如需自行導(dǎo)入IP核，請參考如下步驟。
, W. _; {4 P! [/ W6 @

0 S" s2 g' J2 R5 Q+ I0 n( B（1） 請點擊“IP Catalog -> User Repository -> Add IP to Repository…”，在彈出的界面中選擇IP核后點擊OK。
+ A4 o+ d2 `$ i9 |  b  e! b3 i​

8 w3 G: D5 E/ q# z: q4 F1 Q
( n9 W9 E3 R* s2 ?9 S圖18
​
' D! A0 U4 W4 d! P& h0 G0 K圖19
（2） 右擊“User Repository”后點擊“Refresh Repository”，即可看到添加的IP核。
​
4 S7 M* b/ ]( h2 r/ [8 P

圖20
" I1 C. ?2 T% P7 S2 E% u​
1 d2 ?" A  U% r* S. Y7 P$ O2 c圖21

' O' v/ o# ~# |+ ?( K/ W4 w# y' l8 j
（3） 如需添加Vivado自帶的IP核，點擊“Open Block Design”，在彈出的界面中點擊，并選擇所需IP核將其導(dǎo)入工程。
8 B* }5 L) ~: D4 }2 ^5 a
: }& X5 u$ G: s. F: G( q
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3 {; H3 a! c* b' m! V1 m# V* v
! n: r9 p; p, K  R
圖22
4 v  m6 z5 R# o  J- f​
* v# `7 x, W/ z& o' J4 i' L圖23
" F3 l3 l1 o: Q7 l4 ?點擊Vivado界面左側(cè)的“Generate Bitstream”選項，在彈出的界面中點擊OK進(jìn)行IP核測試程序Vivado工程編譯。
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" N/ D- g' J& l5 B6 X- a
: U5 n! J" y( |/ \# ]


圖24


# S  o- n* K& w​
圖25

$ J& i" {% ~7 K& j8 ]$ S; V* i
編譯完成后，將會在工程“l(fā)ed_flash.runs\impl_1\”目錄下生成.bit和.bin格式可執(zhí)行文件。


​
5 G$ |' \* x. A1 [

1 }0 ^1 J7 C5 r, N2 T4 A圖26


4 _: }* c; l6 N+ l( [+ j請參考基于Vivado的FPGA程序加載與固化手冊加載.bit格式可執(zhí)行文件，即可看到評估底板的LED2進(jìn)行閃爍。
, ?. @5 e& v7 J* `IP核封裝

, g. S6 S! L! o9 r9 C$ J綜合完成后，點擊生成IP核。
​


- ]: q8 e' f9 s0 c( Y5 c+ w圖12

( ]4 Q* k+ W1 d3 f$ H/ T  }
​
, F' f% Z+ @- R, v5 K6 g4 l: Y圖13
​
+ e2 `* v8 d3 Q& c$ J4 e圖14
# E, q! E. j# S% e% x) Y運行完成后，將會在案例“vivado_hls\project\solution1\impl\ip\”目錄下生成IP核。
​
- J, e* }- F9 m$ ]+ A" x1 X) s

8 Y% c7 h8 v) L, _4 k; z圖15
. M5 B# _1 q: W0 f9 C; F8 r​
圖16
6 z& k0 h* W+ ~. y- }4 M

7 {  H- Q, h) L& Nl 更多推薦

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圖27

地絮123

HLS的開發(fā)對于底層寫驅(qū)動的人的沖擊挺大

Journeyfun

獲取資料，謝謝！
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