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走線不走心,遲早會返工

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發(fā)表于 2020-5-21 14:22:02 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
作者 | 姜杰(一博科技高速先生團隊隊員)
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走線熙熙,汲汲交期;走線攘攘,亟亟歸檔。$ S# Z- ~, {% D4 K; Q' \" u4 Q
項目伊始,高速先生的內(nèi)心其實是抗拒的,因為實在看不出仿真的必要:目標(biāo)信號是DDR3L,數(shù)據(jù)速率最高800Mbps,地址控制類信號走線拓撲為一拖二、T型拓撲。信號普通、速率尋常、拓撲簡單。
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& ^0 S. I1 L/ \, k( Q' v) h架不住客戶的一再堅持,加上前期項目介入階段,客戶言辭閃爍,提供PCB文件時也不大爽快,似乎有難言之隱,高速先生漸生警覺——事情可能并沒有想象的那么簡單?蛻糇罱K還是提供了單板文件,不過一直強調(diào)是外協(xié)設(shè)計的。
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打開板子仔細查看,卻是險象環(huán)生,高速先生精神為之一振,心里大概有了譜。雖然有了預(yù)判,不過,對于如此不走尋常路的設(shè)計以前只是耳聞,今日一見,難免興奮,實在想看看仿真結(jié)果與預(yù)期是否一致。8 l, y7 l8 E1 f, {, c) H6 Y% Y
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考慮選擇地址控制類信號作為仿真對象,之所以這么做除了因為該單板的此類信號布線激進,另一個原因是相對于絕大多數(shù)數(shù)據(jù)信號的點到點拓撲,地址控制類信號通常是一拖多,而且沒有數(shù)據(jù)信號對應(yīng)的片內(nèi)端接來減小反射,因此出問題的概率相對較大。先看DDR3L地址控制類走線最長的信號波形(如下圖):高低電平分明,滿足閾值要求,邊沿單調(diào),沒有回溝,整體看來雖然有輕微的過沖和振鈴,不是十分完美,也算比較正常。
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0 w( c" Y9 P0 L& L( [難道就這樣愉快的PASS了?不,還沒到重點。因為通道整體仿真的結(jié)果會讓你得出截然相反的結(jié)論!不信請看同組地址信號同時運行時黯然失色的眼圖:仿佛熬夜之后勉強睜開的眼睛,布滿血絲,感受到他的疲憊了嗎?
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$ ^4 [; f% K. N不好意思,放錯圖了,應(yīng)該是這張。
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! n3 u/ G& D2 {$ y( q& V) G單拎出來的信號質(zhì)量沒問題,同組信號一起運行卻不給力,想必一直關(guān)注高速先生公眾號的朋友已經(jīng)想到了答案:串?dāng)_!是的,高速先生也這么想。尤其是在高速先生新近推出一期關(guān)于層間串?dāng)_的短視頻之后,串?dāng)_問題更是引起了不少人的關(guān)注,詳情請點擊以下:
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回到本期案例,繼續(xù)抽絲剝繭。仔細觀察DDR3L地址信號走線之間的間距就能發(fā)現(xiàn)端倪:線寬0.1mm,相鄰走線air-gap也是0.1mm!而且還不是零散的個別現(xiàn)象,整個通道的地址控制類信號都是如此處理。) H  {$ Q, ^" [) d
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. Z) v) L) _9 W4 r# f7 q當(dāng)然了,以上關(guān)于串?dāng)_的推斷還只是大膽的假設(shè),下面就需要小心的求證。既然懷疑問題的癥結(jié)在于串?dāng)_,那么對比不同程度的串?dāng)_對通道信號的影響最具有說服力。好在仿真的時候可以調(diào)整串?dāng)_系數(shù),這樣就不必等客戶提供不同的PCB版本來逐一驗證。提取參數(shù)時通過調(diào)整串?dāng)_系數(shù),先將串?dāng)_降低為原版本的75%,由于振鈴的減小,眼睛中的“血絲”開始減少,眼圖如下:  }+ v$ t) }' V5 p

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繼續(xù)調(diào)整串?dāng)_系數(shù),將串?dāng)_減小至原設(shè)計的50%,信號振鈴進一步減小,眼圖逐漸恢復(fù)正常。
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直接將串?dāng)_減小到原設(shè)計的5%,整個眼圖都變的精神抖擻,十分清爽。
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1 A9 ^) i' W" D4 A3 b6 ^通過仿真反饋,客戶最終還是把DDR3L的走線中心距調(diào)整至3W,線距調(diào)整后的通道仿真結(jié)果達到了預(yù)期的要求。) ~" y1 m' k: F) o5 d
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后來才了解到,初始版本PCB是客戶的一個layout新手設(shè)計,初生牛犢不怕虎,加上交期的壓力,走線約束設(shè)置出現(xiàn)偏差,于是就出現(xiàn)了這么一版試探信號底線的設(shè)計,相信經(jīng)過這次返工的煎熬,串?dāng)_對這名Layout攻城獅而言不會再是書本上蒼白的理論。正所謂:走線熙熙,急趕交期;走線攘攘,串?dāng)_飆漲。只是,有多少走線可以重來,有多少單板經(jīng)得起等待?

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